故障现象1
　　在信号处理的视频模拟信号输入端加一个如图1的锯齿波测试信号，经过A/D电路及其它电路处理后，在D/A输出端就可能得到如图2所示的波形。
　　从图2明显看出，在整个波形上都叠加有干扰纹波，频率比较高。扩展观察到有规律的干扰，周期大体上与主时钟相同。初步估计，这可能与电源和地线的干扰有关。考察其原因，可能是电源内阻太大、电源线太长、接地线不良等。另外要特别指出的是，在测量时示波器接地点选择不当也会引入这样的干扰波形。根据经验，一般对每1A的额定输出电流，滤波电容可取2000μF左右。对电源进行滤波一般用一个电解电容(10μF~100μF)和一个瓷片电容(0.1μF)，并且把它们并联起来接在电源的输入通路上。在电源网络中串入磁珠去耦，也是有效的方法，特别是对于工作频率较高的场合，除了电源耦合外，地线耦合也是一种干扰源。对于地线干扰，要求我们在印制电路板的设计中注意以下几点：

1、正确选择一点接地和多点接地。在低频电路中，信号工作频率小于1MHz，布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHz时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。当工作频率在1~10MHz时，如果采用一点接地，其地线长度不应该超过波长的1/20。否则应采用多点接地法。

2、将数字电路和模拟电路部分分开。电路板上既有高速逻辑电路，又有线性电路，应使它们尽量分开，而两者的地线不要相混，分别与电源端地线相连要尽量加大线性电路地线的面积。

3、尽量加粗接地线。若接地线很细，接地电位则随电流的变化而变化，致使电子设备的定时信号电平不稳，抗噪声性能变坏。因此应将接地线尽量加粗，使它能通过三倍于印制电路板的电流。如有可能，接地线的线度就大于3mm。

4、将接地线构成闭环路。将接地线构成环路，会缩小电位差值，提高电子设备的抗噪声能力。如果判断是由于示波器观察时接地点选择不当，在调整接地点时，干扰信号会明显小下来。一般来讲，示波器探头接地点应尽量靠近取样点，以便形成最短的信号回路。

故障现象2
　　在调试中，所加测试信号仍是如图1的锯齿波测试信号。在经过某些运放后有图3所示的波形，锯齿波上一部分很干净，而另一部分叠加了高频分量。将示波器扫描加快，可以看见规整的高频振荡，其频率一般为几MHz~几十MHz。
　　初步估计，这是由运放自激引起的干扰。自激振荡是放大器常见的一种噪声，一般频率较高。虽然负反馈对放大器的性能指标有很大的改善，但是深度负反馈又可能引起放大器的自激振荡。反馈放大器产生自激振荡的原因是由于不同频率的信号通过放大器时，其相移不相同，针对这种情况，在设计电路时，应充分考虑到反馈放大器的稳定性裕量问题。为了查明放大器自激振荡的原因，我们大体采取以下的步骤，有效去除波形上的高频干扰。

　　首先应判断振荡类型，是属于连续振荡、瞬时振荡还是间歇振荡，且粗略估计其振荡的频率范围。振荡源大致有三个部分：电路、反馈支路、布线和元件，按此顺序分析可能产生振荡的主要部位。假设是放大部分引起的，则可降低其增益，看振荡是否停止。如果振荡停止，则可认为是由放大电路引起的。消除振荡可以在放大电路的适当地方引入RC校正网络，用以改变放大电路的幅频特性和相频特性，破坏自激振荡的条件。引入RC校正网络可采用滞后或超前校正的方法。
　　采用何种校正网络要视具体要求而定：如果只要求稳定度，而对频带无要求，则可在放大电路中只接一个电容，以建立一个足够低的主极点频率；如要求频带宽些，可在两级放大器间接一个RC校正网络；如果要求更宽频带时，则可采用超前校正。即在放大电路中接入RC并联校正网络，使高频段的极点向更高的频率移动。校正网络中的元件数值可以先估算，再加以实验方法确定。如认为振荡的原因在于反馈部分，可适当减小反馈深度。但是反馈深度也不能减得过小，否则放大电路的性能改善程度要受到影响。如认为是布线的原因，则可摆动布线，看其振荡情况是否改变，或者敲动所怀疑的元器件，看其振荡的频率是否变化等加以确认。
　　如图4所示采用LM318的电路，如果电容C1不用，或者容电过小，则会引起如图3所示的自激振荡。

　　由于输出阻抗的不匹配，信号线又过长，信号多次反射也会形成振荡。阻抗不匹配引起的干扰与如图3所示干扰不同的是：自激振荡不仅会出现在如图3所示的锯齿波上部(与运放工作点有关)，而且会出现在整个输出波形。但与图2所示的波形不同，它也会形成比较规整的正弦振荡，其振荡频率通常都比较高，可达几十MHz。

　　传输线都具有分布电感和分布电容。如将整个传输线分成n个小段，则每个小段均由自己的分段电容和电感组成。电感阻碍着电流的突变，电容则阻碍着电压的突变。当K合上后，并不是传输线所有各点都同时达到电压定值E和电流定值I，而是像电压波和电流波那样按相同的速度向终端推进。如果负载电阻恰好等于传输线的特性阻抗RP (,L0表示单位长度的分布电感量，C0表示单位长度的分布电容量)。当波前到达终端时，由于R的存在，电流In在对Cn充电的同时，有一部分被负载电阻所分流。一旦最后一小段Cn建立电压后，传输线中的电流将全部流进负载。这时幅度为I的电流波流又红又经负载时，在电阻R上的压降E=RI和传输线上已经建立的电压是一致的。因此来自信号源的电流经过传输线不断地流进负载，这就是常说的终端匹配，这时不会出现反向现象。

　　当负载电阻R大于转输线特性阻抗时，反射情况将介于终端匹配和终端开路两者之间；当负载电阻R小于传输线特性阻抗时，反射情况将介于终端匹配和终端短路之间。对于终端不匹配所引起的反射，在反射波到达不匹配的始端时，同样会引起向终端的新反射，这种新反射到达终端再次反射，形成多次反射。反射的幅度总是一次比一次小，最后反射波幅度与信号相比可忽略不计时，便认为达到稳态。
实际中应先找到引起反射的那一段电路，然后断开电路，串入一个约几十Ω的电阻。对于高速工作的DSP，厂家要求当信号线超过15cm后，一定要串入几十Ω电阻(ADSP21060系列中为33Ω)，以消除由于电路阻抗不匹配引入的干扰。

故障现象3
　　研制中也遇到了如图6所示的现象，表现为经信号处理后，D/A变换出的锯齿上不断掉数据的现象，且比较有规律。分析其原因可判断为D/A前数据锁存时钟与数据稳定时间不相适应，将输出为1的数据锁存为0。
　　数据的稳定传输必须满足建立和保持时间的要求。建立时间是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被锁存到锁存器中。保持时间是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被锁存到锁存器中。所以在实际电路中，当时钟上升沿到来时，数据应先稳定下来。这就要求我们在设计电路的过程中，不仅要充分考虑各部分器件的延迟，而且尽量使用全局时钟同步。这是因为全局时钟能提供器件最短的从时钟到输出的延迟，能尽量满足建立时间和保持时间的要求。另外如果锁存信号边沿不好，也容易引起这种现象，相当于在原来基础上把时钟向后推迟了一段时间。
　　基于以上分析，我们采用以下的措施加以改善：一、尽可能使用全局时钟来同步；二、对各段线路，特别是采用CPLD的数字电路部分，我们先采用MAX+plusⅡ仿真，计算出各部分电路的延时，然后对各锁存时钟加以一定的延时以满足建立时间要求，尽量避免毛刺的产生。如果是由于容性阻抗造成的时间常数τ过大，使充放电时间加长，导致边沿不陡峭，可以增加电路驱动能力，减小负载电容，改善信号的边沿。使用了以上的措施，图6所示的现象可很好地解决。

结语
　　综上所述，本文所介绍信号处理机中出现的几种干扰现象只是在设计调试中出现的几种典型的现象，通过采用相应措施使问题得到解决，希望我们的分析和解决方法的介绍能给读者带来启发的作用。