为了实现20nm以后的微细化，业内对多种三维(3D)晶体管构造展开了研究。纳米线晶体管就是其中之一。该晶体管采用MOS FET的沟道部分由纳米级细线形状的硅构造。由于栅极包围着细沟道，因此提高了栅极的控制性，能够抑制成为微细化课题之一的、短沟道效应导致的泄漏电流增大现象。不过，纳米线晶体管的驱动力较低，也就是说存在导通电流小的问题。

　　此次东芝在纳米线晶体管中使用了应变记忆技术(SMT)。通过由栅电极向沟道施加应力使沟道的硅结晶发生应发，由此来提高载流子迁移率。此次试制的晶体管中，n型晶体管的导通电流增加58%(截止电流为1000nA/nm时)。今后东芝将通过综合运用2010年6月开发的技术和此次的技术，来增加导通电流。2010年6月开发的技术可通过优化栅极侧壁的加工以及旋转结晶方向，来增加导通电流。东芝的目标是在进行此类技术开发的同时，推进绝缘膜的薄膜化，使导通电流增加2倍以上。